为VCXO晶振指定石英晶体

  压控晶体振荡器的一种流行应用是形成锁相环,为此应用设计VCXO需要一个”可拉”的石英晶体.频率的变化与输入控制电压的应用成正比.VCXO的最常见用途之一是形成锁相环(PLL)以同步,转换(上或下)和/或去抖动输入参考频率.VCXO的设计需要指定可拉晶体.

最常用的VCXO用于PLL应用，如图1所示.VCXO中使用的贴片石英晶体的等效电路如图2所示.C1，L1和R1称为晶体的运动参数，C0是并联电容。C0是实时的-它实际上可以用一个简单的电容表来测量。另一方面，运动臂参数是等同的并且不易测量。拉晶或偏差晶体的频率取决于C0 / C1的比例。等式1很复杂，我们对虚构感兴趣仅部分，称为晶体的电抗曲线，是如图3所示。

在图3中，标记为fs的点是运动电容C1谐振并消除运动电感L1的位置。在fs校准到所需频率的晶体称为串联晶体。校准为在并联谐振区域工作的晶体称为平行晶体。这里需要注意的是，串联和并联晶体之间没有区别，只有石英晶振制造商校准它。VCXO电路将有效地将负载电容（CL）与晶体的端子串联。随着负载电容的变化，晶体将通过改变其在并联谐振区域的频率来做出响应。这很棘手，在许多论文中都是错误的。容性负载始终与晶体有效地串联，并且从不并联。换句话说，所谓的并联晶体并不意味着您将电容器与晶体并联放置，而是串联。

负载电容是需要放置的电容系列采用平行晶体，使频率在校准公差范围内。在PLL应用中将使用38.88 MHz的VCXO晶振来同步到必须保持锁定至少10年的输入参考频率。工作温度环境为-10℃至+70℃。已知输入参考的总精度为20ppm。假设内部VCXO电路设计为当受控电压（Vc）居中时，标称负载电容（CLN）为14pF，低控制电压和高控制电压分别为8pF和27pF（CLL,CLH）。指定所有必要的VCXO的晶体参数。

由于这个事实，很难拉出泛音水晶。因此，可拉动的晶体是基本的。由于晶体是无源元件，因此必须通过石英晶体振荡器电路克服损耗。振荡器电路设计者或芯片制造商有责任确定晶体在所有条件下可以保证可靠启动的最大损耗。如果你的电路在fs或串联点运行晶体，如图3所示，那么R1的值就是损耗。但是我们为这个例子指定了并联而不是串联晶体，因为我们已经指定了14pF的负载电容。